本計畫著重開發滿足智慧終端需求之下世代技術節點的材料、製程、元件及電路熱模擬之關鍵技術，製作具備鍺通道之多層疊環繞式電晶體並開發模組技術、三維負電容元件及相關模組技術、開發適用於類神經網路運算之鐵電材質憶阻器及進行嵌入式記憶體與元件之共模擬、低磊晶缺陷之鍺於矽基板上、研究磊晶成長速率。

本計畫成功製備了世界首顆高效能七層堆疊鍺矽奈米線，與國際標竿相比，其驅動電流為鍺/鍺矽三維電晶體之世界紀錄。八層堆疊鍺矽奈米片之堆疊層數更超過法國半導體研究機構CEA-Leti發表於2020 年VLSI 的七層堆疊矽奈米片。

本計畫團隊將高層數堆疊高遷移率通道之研究成果，對比台積電的2 奈米技術節點(三層通道)與 Intel的20A技術節點(四層通道)，八層/七層通道則可用於1.4奈米(14A)技術節點。團隊持續致力於更高層數通道堆疊之GAAFET，追求更高的電晶體驅動電流，提供半導體晶片更好的效能，持續推進技術節點。